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  1. 2010.01.09 VHDL Simulation
Studyhard/VHDL2010. 1. 9. 02:57
-Quartus 6.0 Simulation 확인하기

File- New- Other Files 선택

Vector Waveform File 선택 


이렇게 생긴 창이 뜨게 된다. 
그럼 왼쪽 Name ,Value at 12.43ns 어쩌고 써있는 아래 하얀 부분에 마우스 오른쪽 버튼을 클릭한다.

그럼 왼쪽 과 같은 창이 하나 뜨게 된다. 여기서는 
 Insert Node of Bus 를 선택한다.










여기서는 OK 버튼 밑에 있는 Node Finder를 선택한다.


그럼 Node Finder 창이 뜨게 된다. 해당 창 위쪽 가운데 보이는 Filter -> Pins all -> 그리고 우측에 보이는 List 버튼을 누르게 되면 그림과 같이 컴파일 완료된 핀이 창에 뜨게 된다.

a 핀이 std_logic_vector (2 downto 0) 형이므로 우측 창에 넘기는 핀은 a 핀 하나면 된다
(a[0],a[1],a[2]) 핀은 선택할 필요가 없다)
 - 우측창에 넘긴다는 의미는 시뮬레이션 창에 추가시킨다는 의미



a, b 핀을 선택하고 가운데 있는 >   화살표 버튼을 누르면 우측으로 a,b 핀이 이동된걸 확인 할 수 있다.
그리고 OK, OK 버튼을 눌러 주면,

다음과 같이 아까 생성한 파일에 a, b 가 추가     된 것을 확인 할 수 있다.










Edit - End Time  
그리고 파형을 보기 좋게 확인 하기 위해서는 End Time 을 설정해 주어야     한다. 보통 16us , 혹은 20us 정도로 설정한다. 





Time 옆에 보이는 1.0 을 20us 로 변화 시켜 주자.. 물론.. 1s 도 가능하다. 하지만 Simulation 이 오래 걸린다. 
궁금하면 해보시길 

그 다음에는 Grid Size를 수정 해준다. 
End Time 이 20us 이기 때문에 1us 로 설정 한다.





설정한 뒤에 확인해 보면 end time 이 20.0us 로 설정 하였지만 보이는 것은 2.0us 까지 이다. 그렇다면!


View 에 Fit in Window 를 선택하거나.

좌측에 보이는 돋보기 아이콘을 선택해 조절해 주면 된다





완성된 VWF 파일이다.  
이제 해 주어야 할 일은 파형을 생생해 주는 일!

우선 파형을 생성할 핀을 선택하면 우측에 있는 Icon들이 활성화 된다. 
 자세히 살펴 보면.. 여러 가지가 있다. ^^ 
 우리는 Clock 을 만들어 주는 것이 목적이기 때문에 왼쪽 아래에 있는 C 를 선택한다. 
 C 는 Count Value 의 약자!  그럼 나머지는? 하나 하나 눌러보면 이해가 갈 것이다.















Count Value 창이 뜨게 된다.

Counting Tab 부분
 
Radix = Data Type 선택
Start Value = 시작할 값 선택
Increment by = 증가 할 값 선택















Timing Tab 부분
 
 Start Time = Count 시작할 시간
 End Time = Count 끝날 시간(End Time 이 20us  로 설정 하였으니 최대 20us)

 Count Every = 1 us 로 설정 
 - > 우리가 Grid size를 us 단위로 설정 하였기 
       때문에 1us 로 설정한다. 

 Multiplied by = Grid 마다 동작 설정
 - > 지금은 1us Grid Size 이고 1 Multiplied 로 설정 되었기 때문에 1us 마다 Count Value 가 바뀐다











완성된 Count Value 화면이다. 
a 가 std_logic_vector (2 downto 0) 이기 때문에 000, 001, 010 형식으로 증가 하는 것을 알 수 있고
a 옆에 놓여진 + 버튼을 누르면 a[2],a[1],a[0] 이 어떻게 변화 되는지 눈으로 직접 확인 하는 것을 알 수 있다. 물론 각 입력핀 하나 하나 세부 설정도 가능할 것이다. 

P.S 
Hard Ware 설계 전에 Simulation을 돌려 파형을 확인 하다는 것은 굉장한 작업이 아닐 수 없다. 실제로 Chip이 나오기 전에 Test 를 거친다면 소모되는 비용을 더욱더 줄일 수 있으며, 우리 같은 공대생들은 Bug 잡는 일이 한층 쉬워 지지 않을 까 생각한다.







Posted by 리얼한놈